Я пытаюсь создать мультиплексор 8 x 1 в Verilog. Когда я запускаю анализ и синтез кода, я все время получаю ошибку. Вот мой код:
// 8 x 1 line multiplexer
module KuchtaClayton_HW7_P6(output Y, input [2:0] S, input [7:0] I);
assign Y = (S ==3’b000) ? I[0] :
(S ==3’b001) ? I[1] :
(S ==3’b010) ? I[2] :
(S ==3’b011) ? I[3] :
(S ==3’b100) ? I[4] :
(S ==3’b101) ? I[5] :
(S ==3’b110) ? I[6] :
(S ==3’b111) ? I[7] : 1’bx;
endmodule
Вот сообщение об ошибке:
Ошибка (10170): синтаксическая ошибка Verilog HDL в KuchtaClayton_HW7_P6.v (6) рядом с текстом «â»; ожидая ")"
Есть 21 ошибка, которые по сути одинаковы, некоторые выглядят так:
Ошибка (10170): синтаксическая ошибка Verilog HDL в KuchtaClayton_HW7_P6.v (6) рядом с текстом â
Ошибка (10170): синтаксическая ошибка Verilog HDL в KuchtaClayton_HW7_P6.v (6) рядом с текстом
Я дважды щелкаю по ним, и они приводят меня к каждой строке назначения по Y 3 раза. Я предполагаю, что сделал три ошибки в каждом логическом выражении? Что я делаю не так в назначении? В качестве программы я использую Quartus II.