Я работаю над проектом, который должен обнаруживать первое совпадение двух нарастающих фронтов двух асинхронных часов с разными частотами.
код что-то вроде этого может работать для моделирования.
fork
@posedge clkA
begin
a=$time
end
@posedge clkB
begin
b=$time
end
join
if (a=b) then some code.
этот код может работать для моделирования, но если мне нужна синтезируемая аппаратная логика, что еще я могу использовать?
Чтобы справиться с этим, сначала сделайте триггер с двойным фронтом и двумя часами. Начните с D-триггера с двумя часами, патент US6320442 B1. Теперь замените вспомогательные триггеры D-триггерами с двумя краями Патент US5793236 A или Патент US5327019 A. В каждом патенте есть схемы схемотехники.
С помощью пользовательского флопа создайте небольшой конвейер, сэмплирующий историю часов. Найдите переход от нуля к единице.
Пример:
wire [1:0] historyA, historyB;
// dualedge_dualclock_dff ( output Q, input D, clkA, clkB, rst_n)
dualedge_dualclock_dff dedc_histA1( .Q(historyA[1]), .D(historyA[0]), .* );
dualedge_dualclock_dff dedc_histA0( .Q(historyA[0]), .D(clkA), .* );
dualedge_dualclock_dff dedc_histB1( .Q(historyB[1]), .D(historyB[0]), .* );
dualedge_dualclock_dff dedc_histB0( .Q(historyB[0]), .D(clkB), .* );
wire dual_posedge_match = ({historyA,historyB} == 4'b0101);
Флопы с двумя фронтами и флопы с двумя тактовыми импульсами не являются распространенной практикой проектирования. Потребуется чрезмерный временной анализ, и инструменты могут пожаловаться на ячейку. Кроме того, необходимо предпринять шаги для соблюдения закона при использовании патентов.
Это немного сложно, но если вы можете получить третьи часы, которые в два раза быстрее, чем самые быстрые часы между двумя, которые вам нужно обнаружить, и могут принять задержку обнаружения в один цикл (один цикл относится к третьему). часовой домен) то можно.
то, что вам нужно сделать, это настроить регистрацию для каждого домена clk следующим образом:
input clk1, clk2'
...
reg clk1_in, clk1_out;
reg clk2_in, clk2_out;
wire clk1_posedge, clk2_posedge;
//take in the clock value, you should register this so that way jitter on the line does not mess with it
always@(posedge clk3)begin
clk1_in <= clk1;
clk2_in <= clk2;
end
always@(posedge clk3)begin
clk1_out <= clk1_in;
clk2_out <= clk2_in;
end
//now you need to detect the posedge for each signal independently, you can use and and gate for this
assign clk1_posedge = (~clk1_out && clk1_in);
assign clk2_posedge = (~clk2_out && clk2_in);
// now just and the two together
assign pulse_detected = clk1_posedge && clk2_posedge
вам нужно, чтобы clk 3 был в два раза быстрее, иначе вы получите алиасинг (посмотрите nyquist freq)
Итак, что происходит, так это то, что первый регистр для часового домена будет высоким, и если он только что стал высоким, то второй регистр все еще будет низким для этого цикла.
Невозможно воспроизвести в HW описанное вами поведение. Причина этого в том, что вы сравниваете время точно.
Прежде всего, вам нужно объяснить, что вы подразумеваете под «обнаружением первого совпадения двух нарастающих фронтов». Учитывая, что у двух асинхронных часов переменное (и непредсказуемое) фазовое соотношение, задача обнаружения одновременных фронтов будет (обычно) формулироваться с точки зрения того, сколько времени является «одновременным».
Например: определить, когда нарастающие фронты разнесены во времени не более чем на 5 нс.
Кстати, здесь я предполагаю, что обе рассматриваемые частоты известны.
Пожалуйста, опишите вашу проблему подробнее.
РЕДАКТИРОВАТЬ: Этот вопрос стал аппаратным вопросом, который не связан с Verilog. Неясно, может ли какое-либо из предложенных здесь решений работать (и я лично считаю, что они не будут работать). Я отправил тот же вопрос на EE Stack Exchange - это место для вопросов HW, и там больше шансов, что на них ответят.
