Оператор ожидания должен содержать условие условия с ключевым словом UNTIL.

Следующий VHDL должен использоваться для испытательного стенда. Я продолжаю получать сообщение об ошибке в первом операторе ожидания во время анализа: «оператор ожидания должен содержать условие условия с ключевым словом UNTIL». У меня есть несколько рабочих тестовых стендов, написанных таким образом. Не могу найти в чем может быть ошибка.

`library IEEE;
USE IEEE.std_logic_1164.all;
entity case_ex_TB is end;
architecture simple_test of case_ex_TB is
--- DUT Component Declaration ---
component case_ex
    port(
    clk, rstN: IN std_logic;
    color: OUT std_logic_vector(2 downto 0));
end component;
--- Signals Declaration ---
signal rst, clock: std_logic:='0';
signal color: std_logic_vector(2 downto 0);

begin
DUT: case_ex  --- DUT instantiation ---
port map (clk => clock,
         rstN => rst,
         color => color);
--- Signal's Waves Creation ---
rst <= '1','0' after 50 ns, '1' after 2 us;
clock_crtate: process
begin
    while rst = '0' loop
        clock <= '1','0' after 50 ns;
        wait for 100 ns;
    end loop;
        clock <= '1';
        wait;
end process;
end simple_test;`