Как использовать Tcl/Tk с VHDL

Я новичок как в VHDL, так и в Tcl/Tk. Прямой вопрос: я хочу знать, как использовать Tcl/Tk в Modelsim. Предположим, я ничего не знаю о Tcl/Tk, но у меня есть следующий код VHDL для полного сумматора, с которого можно начать. Что я могу сделать с ним, используя Tcl / Tk, и какие шаги я должен предпринять. Я использую Quartus Prime Standard Edition и Modelsim с Altera Cyclone FPGA.

 LIBRARY ieee;
 USE ieee.std_logic_1164.all;
 USE ieee.std_logic_signed.all;
 ENTITY adder IS
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC;
        X,Y   : IN STD_LOGIC;
        S         : OUT STD_LOGIC;
        carryout: OUT STD_LOGIC);
 END adder;

 ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO
Signal Sum : STD_LOGIC;
BEGIN 

    Sum <= X XOR B XOR carryin;
    carryout <= X AND B AND carryin AND (A XOR B);
    M<=Sum;
END Behaviour;