Я написал код VHDL, который реализует функциональность ШИМ-контроллера. Я успешно смоделировал его, и результаты соответствуют ожиданиям. Я также проверил синтаксис для синтеза, но он не показал никаких ошибок. Когда я начал синтезировать его с...

Я должен моделировать программы Verilog как часть моей учебной программы. Но в моем колледже используется Xilinx ISE, и он недоступен для Mac. Поэтому, пожалуйста, помогите мне с лучшим программным обеспечением, а также с подробными инструкциями...

Я реализую TxRx на чипе Zynq. Мой дизайн работает, но я хотел бы сделать его оптимизацию. Судя по отчету, мои слайсы DSP не используются. Я хотел бы выполнять операции умножения на срезах DSP. Я только начинаю с FPGA. Существуют ли какие-либо...

Я пытаюсь спроектировать и построить ведомый интерфейс VHDL SPI, который принимает последовательные данные, распараллеливает их, отвечает соответствующим образом, а затем выводит на основе заданной команды. Прямо сейчас моя симуляция работает, как и...

Я пишу код на Verilog, который будет считать до 15 на каждом краю часов и возвращаться к 0. Однако я не могу отображать сигналы. Все, что я вижу, это Z (высокий импеданс). `timescale 1ns / 1ps module Counter( input ck, output [3:0] a ); reg...

У меня есть вектор из 4 бит, где я хочу проверить, является ли один бит из вектора из вектора 1. Итак, в основном я хочу иметь цикл с 4 итерациями, где первая итерация будет проверять, является ли первый бит из вектор равен 1, а затем на следующей...

Я написал код Verilog, этот код описывает комбинационный модуль. Я использовал блокирующее назначение. в других частях должно использоваться неблокирующее присваивание. могу ли я использовать задержку в блокирующем назначении в качестве...

Можно ли выполнить формальную проверку с помощью языка HDL Chisel3? Если да, есть ли для этого программное обеспечение с открытым исходным кодом? Я знаю, что мы можем сделать формальную проверку Verilog с Yosys, но с chisel?

Мне поручено построить ALU. Однако я не должен понимать, как должен работать тестовый стенд. Я отлично запускал другие простые тестовые стенды. код компилируется (используя quartus) сделал текстовый файл и превратил его в файл test.tv открыл...

Я хочу написать код уровня поведения для декодера от 2 до 4, используя цикл for в Verilog. Это то, что я пробовал, но я всегда получаю вывод как 0: module decoder2x4Beh(a,e,q); input e; input [1:0]a; output reg [3:0]q; integer int_a,i; always @(a)...

В шпаргалке по Chisel говорится о двух способах выражения неравенства: Chisel Explanation Width ============================== x != y Inequality 1 x =/= y Inequality 1 != и =/= эквивалентны?

Я делаю проект на VHDL и застрял на этом этапе. Любая помощь приветствуется. Проблема описывается следующим образом: у меня есть 2D-массив с N (числом) сигналов std_logic_vector. Число N определено в дженериках, поэтому мы не знаем конкретную...

Проект направлен на создание счетчика программ. Описание следующее: // This file is part of www.nand2tetris.org // and the book "The Elements of Computing Systems" // by Nisan and Schocken, MIT Press. // File name: projects/03/a/PC.hdl...