Следующий VHDL должен использоваться для испытательного стенда. Я продолжаю получать сообщение об ошибке в первом операторе ожидания во время анализа: «оператор ожидания должен содержать условие условия с ключевым словом UNTIL». У меня есть несколько...

Я пытаюсь создать простую видеоигру для университетского курса, используя платы Altera DE0, DE2 или DE1-SoC, я посмотрел на isa для процессора nios II, в ISA нет атомарной инструкции по тестированию и установке. как бы я построил здесь простую...

Я пытаюсь сделать контроллер VGA на плате DE0 и сделал следующий код: LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std.ALL; ENTITY VGA is PORT (clk : IN std_logic; vga_hs, vga_vs : OUT...

Я пытаюсь добавить файлы в новый проект Verilog, используя Model Sim. Когда я создаю новый проект, я не вижу возможности добавления файлов в проект. В интерфейсе проекта, когда я выбираю «Добавить новые файлы в проект», я не вижу никаких...

Я собрал последнюю версию Linux от Altera для своего Altera DE2-115 FPGA. Он не загружается должным образом из-за проблем с файловой системой. Может, ты знаешь, что мне делать? Я предполагаю, что это какой-то вариант в make menuconfig , но я не...

Я кодирую 16-битный процессор для школьного проекта и столкнулся с проблемой, которая меня ошеломила. Первые три шага моего тактового цикла, естественно, состоят в увеличении счетчика программ и загрузке новой инструкции в регистр инструкций. Итак,...

Я работаю над проектом, который генерирует большое количество компонентов. У меня проблема в том, что Quartus создает чрезвычайно большое количество файлов в каталоге /db, порядка сотен тысяч. Система, над которой я работаю, имеет ограниченное...