Я пытаюсь создать мультиплексор 8 x 1 в Verilog. Когда я запускаю анализ и синтез кода, я все время получаю ошибку. Вот мой код: // 8 x 1 line multiplexer module KuchtaClayton_HW7_P6(output Y, input [2:0] S, input [7:0] I); assign Y = (S...

Следующий VHDL должен использоваться для испытательного стенда. Я продолжаю получать сообщение об ошибке в первом операторе ожидания во время анализа: «оператор ожидания должен содержать условие условия с ключевым словом UNTIL». У меня есть несколько...

Я пытаюсь сделать контроллер VGA на плате DE0 и сделал следующий код: LIBRARY IEEE; USE IEEE.std_logic_1164.ALL; USE IEEE.numeric_std.ALL; ENTITY VGA is PORT (clk : IN std_logic; vga_hs, vga_vs : OUT...

Мне нужно загрузить память с некоторыми данными, изначально в двоичном формате. Я читал, что для этого можно использовать $readmemb, и есть даже способ сделать его синтезируемым. Итак, я создал еще один модуль с именем RAM_IN (который не является...

Я новичок как в VHDL, так и в Tcl/Tk. Прямой вопрос: я хочу знать, как использовать Tcl/Tk в Modelsim. Предположим, я ничего не знаю о Tcl/Tk, но у меня есть следующий код VHDL для полного сумматора, с которого можно начать. Что я могу сделать с...

Как найти индекс isW (4) в vhdl, потому что мне не нужно значение, просто индекс?

Предположим, следующий компонент VHDL: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity adder is port ( iClk : in std_logic; iDataA : in unsigned(7 downto 0); iDataB : in unsigned(7...

Мне поручено построить ALU. Однако я не должен понимать, как должен работать тестовый стенд. Я отлично запускал другие простые тестовые стенды. код компилируется (используя quartus) сделал текстовый файл и превратил его в файл test.tv открыл...

Я работаю над проектом, который генерирует большое количество компонентов. У меня проблема в том, что Quartus создает чрезвычайно большое количество файлов в каталоге /db, порядка сотен тысяч. Система, над которой я работаю, имеет ограниченное...