Вопросы по теме 'system-verilog-assertions'

SVA - Есть ли способ проверить шаблон переменной переменной в последовательном выводе переменной длины с использованием утверждения системного Verilog?
Например, у меня есть шаблон pt = 1101, который нужно проверить на последовательном выходе s_out = 1011101110111011 (сначала младший бит). Я пытаюсь проверить «pt» в «s_out» только с помощью SVA без использования блока always. Примечание: pt и s_out...
750 просмотров
system-verilog system-verilog-assertions
schedule 23.01.2024
Почему Quartus Prime не хочет игнорировать утверждение systemverilog, используемое для моделирования?
У меня есть следующее объявление свойства, и я захожу в один из моих системных файлов Verilog: property StepOutP_pulse_width; int count; @(posedge ClkRs_ix.clk) ($rose(mc.outvec.StepOutP_o),count=STEPPER_PULSE_WIDTH) |->...
503 просмотров
system-verilog system-verilog-assertions
schedule 23.10.2022
Добавить задержку между выборкой и проверкой
Я написал свойство утверждения. Я хочу добавить задержку между выборкой и проверкой действия. В основном ниже утверждение говорит, что assert_sig должен быть стабильным, когда sig1 или sig2 1. property check_assert(assert_sig,...
144 просмотров
delay assertion verilog system-verilog system-verilog-assertions
schedule 23.01.2024
Как использовать утверждения System-Verilog для модулей в DUT верхнего уровня
Я пытаюсь написать тестовый стенд планирования памяти и убедиться, что я обращаюсь к правильным адресам и записываю правильные значения в нужное время. Я хочу сравнить, что происходит, с сигналами внутри моего топа модуль с моим графиком, который я...
166 просмотров
system-verilog system-verilog-assertions test-bench
schedule 12.12.2022