Я разрабатываю огромную систему на ПЛИС, работающую на системной частоте 320 МГц. Некоторые операции должны выполняться на более медленных тактовых частотах — 160 МГц из-за длинных критических путей. Я могу ввести сигнал включения часов, назовем его...

Я новичок в VHDL. У меня есть этот объект (сокращенно): entity foo is port (CLK : in std_logic; out_A : out std_logic; ); end foo; architecture Structure of foo is component D_Flipflop port ( D : in...

Я новичок в VHDL и слежу за лабораториями, предоставленными xilinx, но я потерялся в определенной части. В одной из лабораторий я сделал 2-битный мультиплексор 2to1. В моей текущей лаборатории я должен использовать два старых мультиплексора для...

У меня небольшая проблема и ошибка в Vivado 2016.1. Для моего zynq (z-turn 7020) Vivado SDK не может скомпилировать работающий загрузчик первой стадии (компиляция не проблема, только файл .elf не работает). Однако использование старого проекта...

Что такое «обертка HDL верхнего уровня» и зачем нам это нужно в проекте SoC?

Я пытаюсь создать мультиплексор с общим количеством операторов case. В настоящее время мой код выглядит так: В этих примерах data_array и selector являются входными данными, data — выходными данными, а ширина мультиплексора равна 4....

Мне нужно получить длину текстового файла в Vivado во время моделирования. Я попробовал ниже фрагмент кода, но получил ошибку. file my_input : TEXT open READ_MODE is "/home/sukru/MD5.dat"; variable my_line : LINE; variable input_line : LINE;...

Напишите модуль VHDL для правого регистра сдвига Parallel-in, Parallel-out на рисунке (прилагается), но добавьте асинхронный сигнал очистки с активным низким уровнем ClrN. Не используйте в коде отдельные триггеры. Смоделируйте модуль, чтобы...

Мне нужно сложить верхнюю половину двух изображений (hls::Mat) вместе. В итоге у меня были следующие ошибки. ВНИМАНИЕ: Hls::stream 'hls::stream.8' содержит остаточные данные, что может привести к зависанию симуляции RTL. Если я смываю...

Я работаю над проектом Cordic, но, похоже, у меня проблемы с мультиплексором 16:1. Я уже пытался переписать код, но до сих пор не понял. модуль mux_16(операнд, reg_in, select); output operand; input [15:0] reg_in; input [3:0] select;...

Предположим, у меня есть следующий код VHDL, который я синтезирую с Vivado: library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity example1 is port ( aclk :in std_logic; aresetn :in std_logic;...

Я прикрепил свой код для моего источника дизайна и тестового стенда. Я не могу получить выходные данные для N22 и N23 . Первая часть — загруженный список соединений для C17. module c17 (N1,N2,N3,N6,N7,N22,N23); input N1,N2,N3,N6,N7;...

После нескольких месяцев использования Verilog мне любопытно, в чем разница между следующим: reg [31:0] sum; integer sum; Поскольку целое число - это всего лишь 32-битное значение, почему вы не можете просто использовать reg для его...

У меня есть черно-белое изображение, заполненное белыми пикселями (255). Как я могу получить все координаты белого пикселя, присутствующие в изображении на Vivado HLS? Я использую hls::Mat для хранения изображений. Вот моя функция верхнего уровня...