Я пытался найти ответ на этот вопрос, но безрезультатно. У меня возникают проблемы, когда я повторно синтезирую свой код, и я подозреваю, что это связано с проблемами с часами. Я использую DCM для умножения внешнего кварцевого генератора с 25 МГц...

У меня есть разные модули, созданные в одном модуле. Я хочу выполнить их последовательно, у меня есть сигналы включения и подтверждения всех модулей, как я могу это сделать? Ниже приведен код: module memorycontroller( input [7:0] A,...

Создаю стек на основе ткани artix-7 на zynq soc. Чтобы создать стек, я хочу использовать BRAM, у меня проблема с тем, что вывод чтения BRAM не меняется, я использовал BRAMS много раз раньше (не 7-й серии, поэтому мне может не хватать чего-то...

Когда сигнал включен в список чувствительности, этот процесс выполняется каждый раз при изменении этого сигнала. Например, -- State Memory -- Synchronous Reset process (clk) begin if (rst = '1') then p_state <= initialization;...

Мои входные данные являются комплиментом 2, и я разработал входное число со знаком, а вся операция использует число со знаком, библиотеку, которую я использовал ieee.numeric_std.all, но когда я делаю «+», возникает ошибка «найдены определения» 0...

Я пытаюсь прочитать 57-битную ДНК устройства Xilinx Spartan 3AN FPGA, используя пакетную командную оболочку Impact (ISE v14.6) и используя следующий вызов командной строки: impact -batch file.txt Содержимое файла .txt: setMode -bscan...

Я пытаюсь сделать 4-битный множитель. Вот мой дизайн верхнего уровня: А вот и два модуля: Однако, когда я пытаюсь смоделировать это, я не получаю никакого результата. Мой тестовый стенд: ARCHITECTURE behavior OF sim3 IS --...

Прежде чем я начну, пожалуйста, имейте в виду, что я совершенно новичок в материалах FPGA. Мне было интересно, можно ли хранить файл (*.txt или *.csv) в FPGA и читать его построчно (т.е. файловые операции ввода-вывода). Пожалуйста, дайте мне знать....

Я пытаюсь создать мультиплексор с общим количеством операторов case. В настоящее время мой код выглядит так: В этих примерах data_array и selector являются входными данными, data — выходными данными, а ширина мультиплексора равна 4....

Мы планируем разработать автономную плату с одной Xilinx FPGA, которая должна взаимодействовать с несколькими встроенными модулями. Некоторые из этих модулей имеют интерфейс PCIe и, таким образом, работают как конечная точка PCIe. У нас не так много...

Я хочу синтезировать ячейку стробирования часов в коде Verilog следующим образом: reg clk_en_i; always @(clk_in or clk_en)begin if(!clk_in) clk_en_i <= clk_en; end assign clk_out= clk_in&clk_en_i; но после синтеза FPGA функция...

Я пишу программу VHDL для MUX 4:1 и сталкиваюсь с ошибкой в ​​строке, где начинается предложение процесса. library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity mux_41 is Port ( inp : in STD_LOGIC_VECTOR (0 downto 3); outp : out...

Как найти индекс isW (4) в vhdl, потому что мне не нужно значение, просто индекс?