Опитвам се да създам 8 x 1 мултиплексор във Verilog. Когато стартирам анализ и синтез на кода, продължавам да получавам грешка. Ето моят код:
// 8 x 1 line multiplexer
module KuchtaClayton_HW7_P6(output Y, input [2:0] S, input [7:0] I);
assign Y = (S ==3’b000) ? I[0] :
(S ==3’b001) ? I[1] :
(S ==3’b010) ? I[2] :
(S ==3’b011) ? I[3] :
(S ==3’b100) ? I[4] :
(S ==3’b101) ? I[5] :
(S ==3’b110) ? I[6] :
(S ==3’b111) ? I[7] : 1’bx;
endmodule
Ето съобщението за грешка:
Грешка (10170): Синтактична грешка на Verilog HDL при KuchtaClayton_HW7_P6.v(6) близо до текст "â"; очаквам ")"
Има 21 грешки, които по същество са еднакви, някои изглеждат така:
Грешка (10170): Синтактична грешка на Verilog HDL в KuchtaClayton_HW7_P6.v(6) близо до текст â
Грешка (10170): Синтактична грешка на Verilog HDL в KuchtaClayton_HW7_P6.v(6) близо до текст
Щраквам два пъти върху тях и те ме отвеждат до всеки ред за присвояване за Y 3 пъти. Предполагам, че направих три грешки във всеки булев израз? Какво правя грешно в заданието? Използвам Quartus II като моя програма.