пост порта ниво симулация в modelsim

Опитвам се да направя симулация на ниво post gate за конвейерен процесор. Имам нетния списък във формат vhdl и сега трябва да го симулирам отново, за да съм сигурен, че функционалността е веднага след синтеза. Проблемът е, че имам 2 RAM-а, единият за инструкции, а другият за данни, при симулация на ниво post gate нямам възможност да преглеждам изгледа на списъка с памет и да зареждам моите инструкции и данни в моите 2 RAM-а. Как мога да вмъкна данните си в ram паметта, тъй като те са преведени в джапанки и mux?

Благодаря предварително.


person user1673892    schedule 18.05.2013    source източник
comment
Изглежда подобен проблем на stackoverflow.com /questions/16607812/   -  person user_1818839    schedule 18.05.2013


Отговори (1)


От вашето описание бих предположил, че двете RAM памети са за кеш на инструкции и кеш на данни. Тъй като те обикновено са със значителен размер, дори и на по-малки процесори, бих се съмнявал, че тези RAM памети са внедрени в тригери и мултиплексори. Следователно първото ми предложение би било да проверите списъка с мрежи, за да видите дали RAM паметите всъщност са отделни RAM примитивни модули.

Причината е, че примитивните RAM модули понякога (в зависимост от модела) могат да бъдат инициализирани със съдържанието на файл. В този случай просто трябва да направите файл с правилния формат.

Алтернатива, ако RAM примитивните модули действително са в списъка с мрежи, но не позволяват инициализация, е да замените RAM примитивните модули с ваша собствена версия, която може да бъде инициализирана.

Ако RAM паметите действително са преобразувани в тригери и мултиплексори, тогава процесорът може да поддържа някои инструкции за манипулиране на кеша, обикновено достъпни от защитен режим (ядро). Тези инструкции могат да се използват за зареждане на кеша за инструкции и кеша за данни със съдържание, предоставено от изпълнената програма. Зареждането на RAM паметта на кеша по този начин може да отнеме множество инструкции, следователно известно време за симулация.

И накрая, можете да помислите да не отделяте толкова много време за симулация на ниво врата. Може да е добре да стартирате малко, само за да сте сигурни, че списъкът с мрежи е наред, но комерсиалните добре известни инструменти за синтез обикновено са с високо качество, така че е малко вероятно те да са причината за грешки във вашия дизайн. Рискът от грешки е много по-голям в специалния дизайн за проекта, така че може да искате да отделите повече време за проверка на функциите и преглед на кода ;-)

person Morten Zilmer    schedule 18.05.2013