Работя върху дизайн, който трябва да открие първото съвпадение на два нарастващи фронта на два асинхронни часовника с различни честоти.
нещо като този код може да работи за симулация.
fork
@posedge clkA
begin
a=$time
end
@posedge clkB
begin
b=$time
end
join
if (a=b) then some code.
този код може да работи за симулация, но ако искам някаква синтезируема хардуерна логика, какво друго мога да използвам?
Прекалено дръпнете това, първо направете тригер с двоен ръб и двоен часовник. Започнете с тригер D с двоен часовник Патент US6320442 B1. Сега заменете допълнителните джапанки с джапанки с двоен край D Патент US5793236 A или Патент US5327019 A. Всеки патент има диаграми на схемата.
С персонализирания флоп създайте малък конвейер, вземащ проби от историята на часовниците. Потърсете преход от нула към едно.
Пример:
wire [1:0] historyA, historyB;
// dualedge_dualclock_dff ( output Q, input D, clkA, clkB, rst_n)
dualedge_dualclock_dff dedc_histA1( .Q(historyA[1]), .D(historyA[0]), .* );
dualedge_dualclock_dff dedc_histA0( .Q(historyA[0]), .D(clkA), .* );
dualedge_dualclock_dff dedc_histB1( .Q(historyB[1]), .D(historyB[0]), .* );
dualedge_dualclock_dff dedc_histB0( .Q(historyB[0]), .D(clkB), .* );
wire dual_posedge_match = ({historyA,historyB} == 4'b0101);
Флоповете с двоен ръб и флоповете с двоен часовник не са обичайни дизайнерски практики. Ще е необходим прекомерен анализ на времето и инструментите може да се оплакват от клетката. Освен това трябва да се предприемат стъпки за съответствие на патентните употреби със закона.
Това е някак сложно, но ако можете да получите трети часовник, който е два пъти по-бърз от най-бързия часовник между двата, които трябва да откриете и можете да приемете едно забавяне на откриването на цикъл (единият цикъл е по отношение на третия часовников домейн), тогава е възможно.
това, което ще трябва да направите, е да настроите да се регистрира за всеки clk домейн по следния начин:
input clk1, clk2'
...
reg clk1_in, clk1_out;
reg clk2_in, clk2_out;
wire clk1_posedge, clk2_posedge;
//take in the clock value, you should register this so that way jitter on the line does not mess with it
always@(posedge clk3)begin
clk1_in <= clk1;
clk2_in <= clk2;
end
always@(posedge clk3)begin
clk1_out <= clk1_in;
clk2_out <= clk2_in;
end
//now you need to detect the posedge for each signal independently, you can use and and gate for this
assign clk1_posedge = (~clk1_out && clk1_in);
assign clk2_posedge = (~clk2_out && clk2_in);
// now just and the two together
assign pulse_detected = clk1_posedge && clk2_posedge
имате нужда от clk 3, за да бъде два пъти по-бърз, в противен случай получавате псевдоним (потърсете nyquist freq)
така че това, което се случва, е, че първият регистър за домейна на часовника ще бъде висок и ако е този, който току-що става висок, тогава вторият регистър все още ще бъде нисък за този цикъл.
Не е възможно да се възпроизведе в HW поведението, което описахте. Причината за това е, че сравнявате временататочно.
Първо, трябва да обясните какво имате предвид под „откриване на първото съвпадение на два нарастващи фронта“. Като се има предвид, че два асинхронни часовника имат променлива (и непредвидима) фазова връзка, задачата за откриване на едновременни ръбове (обикновено) ще бъде заявена по отношение на това колко време е „едновременно“.
Например: открийте кога нарастващите ръбове са разположени най-много на 5ns във времето.
Между другото, тук предполагам, че и двете въпросни честоти са известни.
Моля, опишете проблема си по-подробно.
РЕДАКТИРАНЕ: Този въпрос стана въпрос за хардуера, който не е свързан с Verilog. Не е ясно дали някое от предложените тук решения може да работи (и моето лично убеждение е, че няма). Изпратих същия въпрос на EE Stack Exchange - това е място за HW въпроси и има по-голям шанс да се отговори там.
