2 допълващо въвеждане и използване на vhdl библиотека за подписано въвеждане

Вашият израз за добавяне в adder1 е невалиден, защото се опитвате да индексирате елемент "8", когато диапазонът от a1 и a2 е от 7 до 0.

Ако приемем, че се опитвате да подпишете разширение, това ще изглежда по-скоро така:

q <=(a1(7)&a1 + a2(7)&a2);

Операторът "+" има по-висок приоритет от "&", така че се опитвате да добавите a1 + a2(7), което е signed + std_logic. Това няма претоварване, дефинирано в numeric_std, освен че е логически погрешно.

Това работи:

q <=(a1(7)&a1) + (a2(7)&a2);

Но това не е каноничният начин за внедряване на знаковото разширение при използване на numeric_std. Необходимо е само терминът от лявата страна да има същия размер като q. Операторът със знак "+" ще се погрижи за знака, разширяващ автоматично дясната си страна.

q <= resize(a1, q'length) + a2; -- Sign extend a1 and add

Това дава по-чист код, който казва какво прави, без да разчита на нестандартния std_logic_arith.

Действителната грешка относно несъответствието на типа на xin не е очевидна от вашия код. Възможно е да имате по-стара версия на signedinput, компилирана с различен тип на нейния порт и да не сте актуализирали библиотеката.

Кевин го направи да изглежда трудно, така че реших да покажа нещо, което прави добро обяснение:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity adder1 is
    port ( 
        a1:         in   signed (7 downto 0);
        a2:         in   signed (7 downto 0);
        clk:        in   std_logic;
        enable1:    in   std_logic;
        q:          out  signed (8 downto 0)
    );
end entity;


architecture behavioral of adder1 is

begin
UNLABELLED:
    process(clk)
    begin 
        if clk'event and clk ='1' then 
            if enable1 = '1' then
                q <= a1(7) & a1 + a2 ;
            end if;
        end if;
        end process;
end architecture;

Заданието към q изглежда голо, така че си струва да бъде обяснено. „+“ в numeric_std за signed ще разшири знака на по-късия операнд, за да съответства на дължината на по-дългия операнд.

Останалото е приоритетна магия.

„+“ и „&“ са с един и същ приоритет, което означава, че се оценяват в текстов ред отляво надясно, което означава, че разширението на знака с оператора за конкатенация се извършва първо (вижте IEEE Std 1076-2008 , 9.2 Оператори).

Операторът "+" вижда левия операнд като по-дълъг и съпоставя десния операнд с неговата дължина (вижте пакет numeric_std "+" за L,R: със знак). Той прави това чрез използване на знак RESIZE и на двата операнда след намиране на МАКСИМАЛНАТА дължина на двата, заедно с преобразуване на метастойности в „X“.

Работи, ако и десният операнд е по-дълъг:

        q <= a1 + (a2(7) & a2) ;

И тук се нуждаем от скоби, за да асоциираме резултата от оператора за конкатенация като десния операнд на оператора за добавяне, тъй като двата оператора са с еднакъв приоритет и иначе биха се срещнали в текстов ред.

Няма причина да извиквате преоразмеряване отново, това е само еднобитово разширение на знака чрез конкатенация, базирано на знанието, че знакът е въплътен в левия елемент (бит) на числото на комплимент от две.

Терминът каноничен не се намира в стандарта VHDL.

Що се отнася до Xin, бих се съгласил с Кевин, нещо вероятно трябва да бъде анализирано отново, така че и двете препратки към signed да бъдат намерени в един и същ пакет.

Всяка декларация, използвана в дизайна, е уникална. Ако да речем действителното в картата на порта зависи от подписаната декларация на типа в пакета std_logic_arith, а формалното трябваше да зависи от декларацията на подписаното в пакет numeric_std, те биха били от различни типове.