VHDL изходът внезапно е недефиниран, въпреки че компилацията е преминала

Аз съм студент със задача да създам и тествам пълен суматор, използвайки VHDL за използване в бъдеща задача. Работеше перфектно преди няколко дни, но опитах отново да симулирам днес (на различен компютър) и всичките ми входове и изходи вече са недефинирани. Използвам Modelsim SE-64 10.1c.

Пълен суматор

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity FullAdder is

  port (A, B, Cin : in std_logic;
        Cout, sum : out std_logic);

end FullAdder;

architecture V1 of FullAdder is
  begin

    Cout <= ((B and Cin) or (A and Cin) or (A and B));
    sum  <= ((A and (not(B)) and (not Cin)) or ((not A) and (not B) and Cin) or (A and B and Cin) or ((not A) and B and (not Cin)));

end V1;

Testbench

library IEEE;
use IEEE.STD_LOGIC_1164.all;

entity FullAdderTB is
end;

architecture TB1 of FullAdderTB is
  component FullAdder
    port (A, B, Cin : in std_logic;
          Cout, sum : out std_logic);

 end component;

  signal A, B, Cin, Cout, sum : std_logic;

begin

  stimuli: process
  begin
    A <= '0'; B <= '0'; Cin <= '0'; wait for 10 NS;
    A <= '0'; B <= '0'; Cin <= '1'; wait for 10 NS;
    A <= '0'; B <= '1'; Cin <= '0'; wait for 10 NS;
    A <= '0'; B <= '1'; Cin <= '1'; wait for 10 NS;
    A <= '1'; B <= '0'; Cin <= '0'; wait for 10 NS;
    A <= '1'; B <= '0'; Cin <= '1'; wait for 10 NS;
    A <= '1'; B <= '1'; Cin <= '0'; wait for 10 NS;
    A <= '1'; B <= '1'; Cin <= '1'; wait for 10 NS;
    wait;
 end process;

 G1: FullAdder port map (A=>A, B=>B, Cin=>Cin, Cout=>Cout, sum=>sum);

end;