Публикации по темата fpga

Свързани публикации 'fpga'

MicroZed Chronicles: Единична инструкция Множество данни с DSP48

Като разработчик на FPGA, не всяко приложение, което разработваме, има лукса да бъде внедрено с помощта на устройство с достатъчно ресурси. За някои приложения, обикновено тези, които са чувствителни към цената, отпечатъка или мощността, може да се окаже, че трябва да работим с по-малки устройства. Можем също да се окажем в тази позиция, ако станем жертва на страховитото пълзене на обхвата. Един от начините, по който можем да използваме по-добре ресурсите, налични в нашето..

MicroZed Chronicles: Разбиране на интерфейса за синтез на високо ниво

В моя скорошен проект за аудио обработка на Hackster.io създадох прост IP блок за синтез на високо ниво (HLS), към който могат да се добавят филтриране и ефекти. За да гарантирам, че това IP ядро ще взаимодейства с I2S TX и RX IP ядрата от Xilinx, трябваше да създам AXI стрийминг интерфейси на HLS IP блока. Правейки това ме накара да се замисля малко за това как изпълняваме интерфейс с помощта на Vivado HLS, така че в този блог ще обясня как контролираме какъв интерфейс използва..

Еволюция на FGPA: Какво крие бъдещето?

Източник: Review Semiconductor Няма предварително определен начин, по който технологиите се развиват. Предварителните мисли за това как и къде ще се използва уникална технология се трансформират с времето. С ъщият е оригинален за FGPA. Обикновено FPGA са използвани като ускорители на функции на общността или мрежови комутатори. Сега, функционалността на FPGA е нараснала до обхваща нови измерения. Модата може да се разпростре правилно в бъдещето, тъй като FPGA..

Свързани въпроси 'fpga'

Как да изберем изходните файлове на initramfs с buildroot и Nios2 FPGA

Създадох най-новата версия на Linux от Altera за моя Altera DE2-115 FPGA. Няма да стартира правилно поради нещо с файловата система. Може би знаете какво трябва да направя? Предполагам, че има някаква опция в make menuconfig , но не знам какво...

939 изгледи

20.09.2022

Връзка с 32-битови данни към комплекта spartan3E чрез използване на RS 232 интерфейс

Имам 2000 данни с дължина 32 бита. Искам да свържа тези данни от системата към комплекта spartarn 3E. Мисля, че с помощта на RS 232 мога да свържа данните с комплекта spartarn 3E. Ако някой има някаква идея как да интерфейсира данните от компютъра...

386 изгледи

fpga

20.11.2022

Как да активирате инстанцираните модули последователно във Verilog

Имам различни модули, инстанцирани в един единствен модул. Искам да ги изпълня последователно, имам сигнали за разрешаване и потвърждение на всички модули, как мога да направя това? Следва кодът: module memorycontroller( input [7:0] A,...

2151 изгледи

module xilinx fpga verilog

15.11.2022

Начертайте кръг vhdl

Как мога да нарисувам кръг във VHDL? Има моят BDF дизайн Соу, трябва да нарисувам червен кръг с радиус ~ 100 px. Мисля, че трябва да използвам някакъв вектор, но как? entity VGAFrameTest is port( yrow, xcolumn : in unsigned(9 downto 0);...

7875 изгледи

fpga vhdl

25.11.2023

FPGA BRAM Stack Implementation Xilinx 7-Series

Създавам стек, базиран на artix-7 плат на zynq soc. За да създам стека, искам да използвам BRAM, имам проблем, че изходът за четене на BRAM не се променя, използвал съм BRAMS много пъти преди (не 7-серия, така че може да пропускам нещо фино) и съм...

1072 изгледи

xilinx fpga hardware vhdl

31.10.2022

k-алгоритъм за най-близък съсед във Verilog

Планирам да направя изпълнението на Verilog на KNN. Но проблемът е терминът за измерване на евклидовото разстояние, свързан с KNN, тъй като се нуждае от изваждане, повдигане на квадрат, събиране. Мисля, че кодът ще стане сложен, когато кодирам knn с...

1093 изгледи

euclidean-distance knn fpga verilog vlsi

22.11.2022

Неблокиращо или блокиращо присвояване за буфер?

Опитвам се да внедря малък редов буфер във Verilog. Поставям данни от единия край и ги чета от другата страна. wire [29:0] temp_pixel; reg [29:0] temp_buffer[2:0]; Мога да използвам оператори за блокиране на присвояване като тези и трябва...

5412 изгледи

buffer fpga fifo verilog

04.12.2023

VHDL 2008 и CASE изявление

Имам въпрос относно декларация за случай и VHDL 2008. Имам обект, дефиниран по този начин: entity multiplier_v2 is generic( WIDTH_WORD : integer := 32; WIDTH_RSA : integer := 2048; LENGTH_ADDRESS : integer := 6 );...

1054 изгледи

fpga hardware vhdl

02.12.2022

Насочване на DSP срезове на FPGA от HDL код за умножение

Внедрявам TxRx на Zynq чип. Дизайнът ми работи, но бих искал да го оптимизирам. Въз основа на доклад моите DSP срезове не се използват. Бих искал да извършвам операции за умножение върху DSP срезове. Току-що започвам с FPGA. Има ли горещи насоки...

1191 изгледи

fpga verilog hdl

28.01.2024

Как да променя времевата скала на изхвърления VCD файл?

Опитвам се да използвам Chisel в проект от "реалния свят" и пиша частта от тестовия код на C++. Това работи добре, мога да видя всичките си изхвърлени сигнали във файла dump.vcd с gtkwave. Но имам проблем с времевата скала, по подразбиране...

788 изгледи

c++ fpga chisel

16.12.2023

Как да оценя GPU FLOP от пренасяне на FPGA алгоритъм?

Имам серия от алгоритми за обработка на сигнали, които в момента са внедрени в рамките на FPGA архитектура. Бих искал да преместя тази обработка към сървър, базиран на GPU, но трябва да измисля прогноза колко GPU ще са необходими. Какъв е...

107 изгледи

gpu parallel-processing algorithm fpga

14.02.2024

SPI модул със SCK, същият като SPI модул Clock - VHDL

Тъй като виждам само SPI модули, които имат входен часовник 2xSCK, искам да попитам дали е възможно да се реализира SPI модул, който има SCK със същата честота като SPI модула.

216 изгледи

spi fpga vhdl

12.02.2024

Как да получа данни от клавиатура за Basys2 FPGA с помощта на VHDL?

Както подсказва заглавието, как можем да получим данни от клавиатурата към Basys2 FPGA използвайки VHDL?

1633 изгледи

keyboard fpga vhdl

17.03.2024

Стенд за изпитване на UART приемник

Нов съм в VHDL и се опитвам да проверя UART приемника как работи. Синтезирах кода по-долу (цитиран от книгата) и е добре, но ако има нужда от повече, уведомете ме :). Честотата за моята платка е 100 Mhz и данните, които искам да получа, са 8 бита,...

2295 изгледи

fpga vhdl

23.03.2024

Как правилно да четете ДНК на устройството от FPGA на Xilinx с помощта на пакетни команди на Impact?

Опитвам се да прочета 57-битовата ДНК на устройството на Xilinx Spartan 3AN FPGA, използвайки пакетната командна обвивка на Impact (ISE v14.6) и използвайки следното извикване на командния ред: impact -batch file.txt Съдържанието на file.txt...

1249 изгледи

xilinx fpga xilinx-ise spartan

19.04.2024

Прочетете файла в FPGA

Преди да започна, моля, знайте, че съм напълно нов в FPGA неща. Чудех се дали е възможно да съхраня файл (*.txt или *.csv) в FPGA и да го чета ред по ред (т.е. файлови I/O операции). Моля да ме уведомите. Всяка помощ ще бъде оценена. Ще кодирам...

2829 изгледи

xilinx fpga vhdl

09.03.2024

Проблем с VGA контролер на CPLD

Това, което се опитвам да направя, е да създам VGA контролер от Lattice MachXO CPLD във Verilog. Проблемът Опитвам се да покажа червения цвят с разделителна способност 640x480 @ 60Hz, използвайки 25,175 MHz часовник, вътрешен в CPLD; обаче,...

1430 изгледи

fpga verilog vga

13.05.2024

verilog- присвояване на изявление reg към изходна променлива, която не е присвоена

Опитвам се да използвам FPGA като преместващ регистър към някои светодиоди с pwm, но попаднах на грешка, докато се опитвах да присвоя reg, съдържащ стойността, изместена в изходна променлива. Когато го кача на FPGA (използвам mojo от вграден микро),...

2424 изгледи

fpga assign verilog shift-register

18.05.2024

Опит с разработка, управлявана от тестове (TDD) за проектиране на логика (чип) във Verilog или VHDL

Погледнах в мрежата и изглежда, че дискусиите/примерите са за традиционна разработка на софтуер. Тъй като Verilog и VHDL (използвани за проектиране на чипове, напр. FPGA и ASIC) са подобни на разработката на софтуер C и C++, изглежда, че има смисъл....

5323 изгледи

tdd simulation fpga verilog vhdl

19.05.2024

2 допълващо въвеждане и използване на vhdl библиотека за подписано въвеждане

Моите входни данни са комплимент 2 и проектирах, че входът е подписано число и цялата операция се използва подписано число, библиотеката, която използвах ieee.numeric_std.all, но когато направя „+“, възникна грешка „намерих „0“ дефиниции на оператора...

378 изгледи