Правя проект в VHDL и съм заседнал на този етап. Всяка помощ се оценява. Проблемът е описан по следния начин: Имам 2D масив с N (на брой) std_logic_vector сигнала. Числото N е дефинирано в генерични кодове, така че не знаем конкретната дължина на...

Написах VHDL код, който реализира функционалността на PWM контролер. Симулирах го успешно и резултатите са според очакванията. Проверих и синтаксиса за синтез, но той не показа грешка. Когато отидох да го синтезирам с помощта на XILINX ISE 12.4,...

За да коригирате отговора тук. Няма да имате множество дефиниции в една и съща единица за превод. Ще имате множество дефиниции в множество единици за превод, така че по време на свързване ODR се нарушава, защото свързващият инструмент не знае кое...

Внедрявам TxRx на Zynq чип. Дизайнът ми работи, но бих искал да го оптимизирам. Въз основа на доклад моите DSP срезове не се използват. Бих искал да извършвам операции за умножение върху DSP срезове. Току-що започвам с FPGA. Има ли горещи насоки...

От мен се изисква да симулирам програми на Verilog като част от моята учебна програма. Но моят колеж използва Xilinx ISE и той не е наличен за Mac. Така че, моля, помогнете ми с най-добрия софтуер, както и някои подробни стъпки как да ги...