Като разработчик на FPGA, не всяко приложение, което разработваме, има лукса да бъде внедрено с помощта на устройство с достатъчно ресурси. За някои приложения, обикновено тези, които са чувствителни към цената, отпечатъка или мощността, може да се окаже, че трябва да работим с по-малки устройства. Можем също да се окажем в тази позиция, ако станем жертва на страховитото пълзене на обхвата. Един от начините, по който можем да използваме по-добре ресурсите, налични в нашето..

В моя скорошен проект за аудио обработка на Hackster.io създадох прост IP блок за синтез на високо ниво (HLS), към който могат да се добавят филтриране и ефекти. За да гарантирам, че това IP ядро ​​ще взаимодейства с I2S TX и RX IP ядрата от Xilinx, трябваше да създам AXI стрийминг интерфейси на HLS IP блока. Правейки това ме накара да се замисля малко за това как изпълняваме интерфейс с помощта на Vivado HLS, така че в този блог ще обясня как контролираме какъв интерфейс използва..