Опитвам се да направя симулация на ниво post gate за конвейерен процесор. Имам нетния списък във формат vhdl и сега трябва да го симулирам отново, за да съм сигурен, че функционалността е веднага след синтеза. Проблемът е, че имам 2 RAM-а, единият...

Аз съм симулация на LEON3 с modelsim. След make vsim получавам do-файл, който използвам за извикване на modelsim. Дава ми предупредително съобщение и не знам дали това съобщение сега е уместно. Всъщност не знам какво означава. # ** Warning:...

Аз съм студент със задача да създам и тествам пълен суматор, използвайки VHDL за използване в бъдеща задача. Работеше перфектно преди няколко дни, но опитах отново да симулирам днес (на различен компютър) и всичките ми входове и изходи вече са...

Аз съм нов във Verilog. Беше ми възложено да напиша 4-битов CLA, използвайки pmos и nmos примитиви. Намерих уебсайт с подробности за схемата: Проектиране на VLSI системи CLA е на 6.5.3. Използвам статичната реализация. Започвайки от схемата...

Използвам симулация на командния ред на Modelsim и създавам WLF на всички сигнали. Езикът е VHDL. Проблемът е, че имам много сигнали, дефинирани във VHDL пакет, но тези сигнали не са налични в WLF след приключване на симулацията. Има ли някаква...

Научих, че сигналът не се променя веднага, когато срещне израз, а когато процесът приключи. В този пример тук: ... signal x,y,z : bit; ... process (y) begin x<=y; z<=not x; end process; Примерът казва следното: Ако сигналът y...

Редактирах тази тема, за да актуализирам целия си нов проект и да го направя по-четлив: --Propagate & generate team-- LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; ENTITY PG_team_1bit IS PORT(a, b:IN STD_LOGIC;...