Свързани въпроси 'verilog'

Как да заключим блок RAM във Verilog
Имам един много специфичен проблем с проект, който ме преследва от дни. Имам следния Verilog код за RAM модул: module RAM_param(clk, addr, read_write, clear, data_in, data_out); parameter n = 4; parameter w = 8; input clk,...
16186 изгледи
type-inference ram verilog
schedule 26.09.2022
обхват на модулен оператор във Verilog
Какъв е обхватът на оператора % във Verilog? В C знам, че ако напиша число% 10, изходът е между 0 и 9. Но опитах във Verilog и резултатът, който получавам, е между -9 и 9? Защо така? enter code here module testbench; integer i; reg signed [15:0]...
3801 изгледи
random operators verilog
schedule 26.09.2022
Грешка: [Synth 8-2576] процедурно присвояване на нерегистриран операнд не е разрешено
Работя върху проект за cordic, но изглежда, че имам проблеми с мултиплексора 16 към 1. Вече опитах да пренапиша кода, но все още нямам представа. модул mux_16(операнд, reg_in, изберете); output operand; input [15:0] reg_in; input [3:0]...
87 изгледи
vivado verilog
schedule 23.09.2022
Неочаквано поведение при използване на троичния оператор (Verilog)
В следващия модул на Verilog бих искал да разбера защо присвояването на блокиране, използващо конкатенация, не дава същия резултат като 2-те коментирани присвоявания на блокиране. Когато стартирам програмата на FPGA, тя дава очаквания резултат с...
450 изгледи
verilog
schedule 29.09.2022
Как бихте приложили тази цифрова логика във Verilog или VHDL?
Публикувах отговор на друг въпрос за stackoverflow , който изисква известна цифрова логика за да бъде реализиран във Verilog или VHDL, така че да може да бъде програмиран в FPGA. Как бихте приложили следната логическа диаграма на Verilog, VHDL...
1754 изгледи
logic verilog hardware vhdl
schedule 16.11.2022
Принудете щифта във Verilog до определена честота
Опитах се да потърся отговора на това, но безуспешно. Получавам проблеми, когато повторно синтезирам кода си и подозирам, че това се дължи на проблеми с часовника. Използвам DCM за умножаване на външен кристален осцилатор от 25MHz до 50MHz. Мисля...
1165 изгледи
xilinx verilog clock
schedule 23.10.2022
Кой е най-добрият начин да разберете дали автобусът съдържа едно x във Verilog?
Имам тестов стенд, който следи автобус. Някои от сигналите в шината могат да бъдат 1'bx. Поради различни причини трябва да знам дали някой от сигналите в шината е 1'bx. Кой е най-добрият начин да се тества (не за синтез - само за симулационни цели)...
19409 изгледи
verilog system-verilog
schedule 16.11.2022
Как да активирате инстанцираните модули последователно във Verilog
Имам различни модули, инстанцирани в един единствен модул. Искам да ги изпълня последователно, имам сигнали за разрешаване и потвърждение на всички модули, как мога да направя това? Следва кодът: module memorycontroller( input [7:0] A,...
2151 изгледи
module xilinx fpga verilog
schedule 15.11.2022
Как да открием положението на два часовника (асинхронни един към друг) едновременно във Verilog?
Работя върху дизайн, който трябва да открие първото съвпадение на два нарастващи фронта на два асинхронни часовника с различни честоти. нещо като този код може да работи за симулация. fork @posedge clkA begin a=$time end @posedge clkB...
2441 изгледи
verilog digital-design
schedule 23.11.2023
k-алгоритъм за най-близък съсед във Verilog
Планирам да направя изпълнението на Verilog на KNN. Но проблемът е терминът за измерване на евклидовото разстояние, свързан с KNN, тъй като се нуждае от изваждане, повдигане на квадрат, събиране. Мисля, че кодът ще стане сложен, когато кодирам knn с...
1093 изгледи
euclidean-distance knn fpga verilog vlsi
schedule 22.11.2022
Неблокиращо или блокиращо присвояване за буфер?
Опитвам се да внедря малък редов буфер във Verilog. Поставям данни от единия край и ги чета от другата страна. wire [29:0] temp_pixel; reg [29:0] temp_buffer[2:0]; Мога да използвам оператори за блокиране на присвояване като тези и трябва...
5412 изгледи
buffer fpga fifo verilog
schedule 04.12.2023
8 x 1 мултиплексор във verilog, синтактична грешка 10170
Опитвам се да създам 8 x 1 мултиплексор във Verilog. Когато стартирам анализ и синтез на кода, продължавам да получавам грешка. Ето моят код: // 8 x 1 line multiplexer module KuchtaClayton_HW7_P6(output Y, input [2:0] S, input [7:0] I);...
4147 изгледи
verilog quartus
schedule 16.12.2023
Указване на диапазон на променлива във Verilog с помощта на цикъл for
Опитвам се да напиша този код: for (i = 0; i <= CONST - 1'b1; i = i + 1'b1) begin : loop_inst if (i < 3) begin if (changed[i] &...
6188 изгледи
verilog hardware system-verilog
schedule 21.12.2023
Как да тествам текущото име на екземпляр?
Трябва да използвам текущото име на екземпляр (пълно йерархично име) в условие за генериране на if: generate if (current_instance_name() == "a.b.c.foo") ... Има ли някакъв начин да направите това във Verilog или SystemVerilog? Знам %m,...
3731 изгледи
instance verilog system-verilog
schedule 15.12.2023
Използване на блокиращи задания за извеждане на тригери във Verilog
Прочетох „Неблокиращи присвоявания в синтеза на Verilog, стилове на кодиране, които убиват!“ от Клифърд Къмингс. Той казва, че следният код (страница 12, опростена) е правилна реализация на джапанка, често използвана в учебниците, дори и да не е...
3881 изгледи
verilog system-verilog
schedule 29.12.2023
Как да приложа отмени на командния ред към SystemVerilog ovm_sequence обекти?
Бих искал да приложа отмяна на командния ред към обект ovm_sequence като този: +ovm_set_config_int=*,max_timeout,100000 Полето max_timeout е декларирано в макроса ovm_sequence_utils . Има ли някакъв начин да го направя? Разбирам, че ovm...
2042 изгледи
verilog system-verilog
schedule 06.01.2024
векторизиран входен порт, управляващ изходен порт на единична битова мрежа
Защо тези два кода не са еквивалентни? Проверявам логическата еквивалентност между двете, те се провалят, каква може да е грешката? Ще го приеме ли като несъответствие на ширината или мрежа, управлявана от множество драйвери? Използвам каданс LEC...
80 изгледи
verilog equivalence
schedule 07.12.2023
Неизвестна стойност по време на симулация Carry Look Ahead с CMOS
Аз съм нов във Verilog. Беше ми възложено да напиша 4-битов CLA, използвайки pmos и nmos примитиви. Намерих уебсайт с подробности за схемата: Проектиране на VLSI системи CLA е на 6.5.3. Използвам статичната реализация. Започвайки от схемата...
293 изгледи
verilog modelsim
schedule 26.01.2024
Мога ли да използвам цяло число в изявление case във Verilog?
Не съм сигурен дали следният код е валиден във Verilog. По-конкретно, може ли да се използва цяло число в оператор за случай като условие, както в: input [2:0]W; integer k=1; output [7:0]Y; case (W) k:y[k]=1; endcase
1265 изгледи
verilog
schedule 05.01.2024
Защо изходът в задачата Verilog става x (неизвестна стойност) на първия цикъл?
Объркан съм в изявлението на задачата във Verilog. Подготвих следния примерен код, за да разбера поведението на задачата. Но резултатът от симулацията беше различен, както очаквах. Защото мислех, че task_output на първия цикъл трябва да бъде нула...
1438 изгледи
verilog
schedule 02.02.2024