Свързани въпроси 'xilinx'

Принудете щифта във Verilog до определена честота
Опитах се да потърся отговора на това, но безуспешно. Получавам проблеми, когато повторно синтезирам кода си и подозирам, че това се дължи на проблеми с часовника. Използвам DCM за умножаване на външен кристален осцилатор от 25MHz до 50MHz. Мисля...
1165 изгледи
xilinx verilog clock
schedule 23.10.2022
Как да активирате инстанцираните модули последователно във Verilog
Имам различни модули, инстанцирани в един единствен модул. Искам да ги изпълня последователно, имам сигнали за разрешаване и потвърждение на всички модули, как мога да направя това? Следва кодът: module memorycontroller( input [7:0] A,...
2151 изгледи
module xilinx fpga verilog
schedule 15.11.2022
FPGA BRAM Stack Implementation Xilinx 7-Series
Създавам стек, базиран на artix-7 плат на zynq soc. За да създам стека, искам да използвам BRAM, имам проблем, че изходът за четене на BRAM не се променя, използвал съм BRAMS много пъти преди (не 7-серия, така че може да пропускам нещо фино) и съм...
1072 изгледи
xilinx fpga hardware vhdl
schedule 31.10.2022
Проблем ли е времето за настройка при асинхронни сигнали в процеси?
Когато даден сигнал е включен в списъка за чувствителност, този процес се изпълнява всеки път, когато този сигнал се промени. Например, -- State Memory -- Synchronous Reset process (clk) begin if (rst = '1') then p_state <=...
219 изгледи
xilinx vhdl
schedule 06.01.2024
Защо не получавам изход при моя VHDL умножител?
Опитвам се да направя 4-битов умножител. Ето моят дизайн от най-високо ниво: А ето и двата модула: Въпреки това, когато се опитвам да симулирам това, не получавам резултат. Моят тестов стенд: ARCHITECTURE behavior OF sim3 IS...
264 изгледи
xilinx vhdl
schedule 19.12.2023
Как правилно да четете ДНК на устройството от FPGA на Xilinx с помощта на пакетни команди на Impact?
Опитвам се да прочета 57-битовата ДНК на устройството на Xilinx Spartan 3AN FPGA, използвайки пакетната командна обвивка на Impact (ISE v14.6) и използвайки следното извикване на командния ред: impact -batch file.txt Съдържанието на file.txt...
1249 изгледи
xilinx fpga xilinx-ise spartan
schedule 19.04.2024
Прочетете файла в FPGA
Преди да започна, моля, знайте, че съм напълно нов в FPGA неща. Чудех се дали е възможно да съхраня файл (*.txt или *.csv) в FPGA и да го чета ред по ред (т.е. файлови I/O операции). Моля да ме уведомите. Всяка помощ ще бъде оценена. Ще кодирам...
2829 изгледи
xilinx fpga vhdl
schedule 09.03.2024
2 допълващо въвеждане и използване на vhdl библиотека за подписано въвеждане
Моите входни данни са комплимент 2 и проектирах, че входът е подписано число и цялата операция се използва подписано число, библиотеката, която използвах ieee.numeric_std.all, но когато направя „+“, възникна грешка „намерих „0“ дефиниции на оператора...
378 изгледи
xilinx fpga vhdl
schedule 31.05.2024