Публикации по тематике fpga

Публикации по теме 'fpga'

Хроники MicroZed: одна инструкция, несколько данных с DSP48

Как разработчик FPGA, не каждое приложение, которое мы разрабатываем, может быть реализовано с использованием устройства с достаточными ресурсами. Для некоторых приложений, как правило, чувствительных к стоимости, занимаемой площади или энергопотреблению, нам может понадобиться работать с устройствами меньшего размера. Мы также можем оказаться в этом положении, если станем жертвой ужасного ползучести масштаба. Один из способов, которым мы можем лучше использовать ресурсы, доступные в..

MicroZed Chronicles: понимание интерфейса синтеза высокого уровня

В моем недавнем проекте обработки звука на Hackster.io я создал простой IP-блок High Level Synthesis (HLS), к которому можно было добавить фильтрацию и эффекты. Чтобы гарантировать, что это IP-ядро будет взаимодействовать с IP-ядрами I2S TX и RX от Xilinx, мне нужно было создать потоковые интерфейсы AXI в IP-блоке HLS. Это заставило меня немного задуматься о том, как мы выполняем взаимодействие с помощью Vivado HLS, поэтому в этом блоге я собираюсь объяснить, как мы контролируем,..

Эволюция FGPA: что ждет в будущем?

Источник : Обзор полупроводников Не существует предопределенного пути развития технологий . Предварительные мысли о том, как и где будет использоваться уникальная технология , со временем меняются. То же самое является подлинным для FGPA. Традиционно FPGA использовались в качестве ускорителей функций сообщества или сетевых коммутаторов. Теперь функциональность FPGA расширилась и охватывает новые измерения. Мода может растянуться должным образом в..

Вопросы по теме 'fpga'

Опыт разработки через тестирование (TDD) для проектирования логических схем (микросхем) в Verilog или VHDL

Я поискал в Интернете, и кажется, что обсуждения / примеры относятся к традиционной разработке программного обеспечения. Поскольку Verilog и VHDL (используемые для проектирования микросхем, например, FPGA и ASIC) похожи на разработку программного...

5323 просмотров

19.05.2024

Как получить данные с клавиатуры для Basys2 FPGA с помощью VHDL?

Как следует из названия, как мы можем получить данные с клавиатуры на Basys2 FPGA с помощью VHDL?

1633 просмотров

keyboard fpga vhdl

17.03.2024

Нарисовать круг vhdl

Как я могу нарисовать круг в VHDL? Вот мой дизайн BDF Итак, мне нужно нарисовать красный круг радиусом ~ 100 пикселей. Я думаю, что я должен использовать какой-то вектор, но как? entity VGAFrameTest is port( yrow, xcolumn : in unsigned(9...

7875 просмотров

fpga vhdl

25.11.2023

Интерфейс 32-битных данных с комплектом spartan3E с использованием интерфейса RS 232

У меня есть 2000 данных длиной 32 бита. Я хочу связать эти данные из системы с комплектом spartarn 3E. Я думаю, что с помощью RS 232 я могу связать данные с комплектом spartarn 3E. Если кто-нибудь знает, как передать данные с ПК на комплект...

386 просмотров

fpga

20.11.2022

Проблемы с контроллером VGA на CPLD

Я пытаюсь создать контроллер VGA из Lattice MachXO CPLD в Verilog. Проблема Я пытаюсь отобразить красный цвет с разрешением 640x480 при 60 Гц, используя тактовую частоту 25,175 МГц, внутреннюю для CPLD; однако, когда я подключаю CPLD к...

1430 просмотров

fpga verilog vga

13.05.2024

Как включить экземпляры модулей последовательно в Verilog

У меня есть разные модули, созданные в одном модуле. Я хочу выполнить их последовательно, у меня есть сигналы включения и подтверждения всех модулей, как я могу это сделать? Ниже приведен код: module memorycontroller( input [7:0] A,...

2151 просмотров

module xilinx fpga verilog

15.11.2022

Реализация стека FPGA BRAM Xilinx 7-Series

Создаю стек на основе ткани artix-7 на zynq soc. Чтобы создать стек, я хочу использовать BRAM, у меня проблема с тем, что вывод чтения BRAM не меняется, я использовал BRAMS много раз раньше (не 7-й серии, поэтому мне может не хватать чего-то...

1072 просмотров

xilinx fpga hardware vhdl

31.10.2022

Когда конечный автомат Verilog может пойти не так?

Это мой код Verilog: //state reg (* syn_encoding = "safe" *)reg [3:0] ns_sig, cs_sig; //state parameters localparam sLOW = 4'b0001, sTO_HIGH = 4'b0010, sHIGH = 4'b0100, sTO_LOW = 4'b1000; always @(posedge clk or negedge...

523 просмотров

state-machine fpga verilog

05.06.2024

k-алгоритм ближайшего соседа в Verilog

Я планирую реализовать Verilog KNN. Но проблема заключается в евклидовом термине измерения расстояния, связанном с KNN, поскольку он требует вычитания, возведения в квадрат, сложения. Я думаю, что код станет сложным, когда я закодирую knn с...

1093 просмотров

euclidean-distance knn fpga verilog vlsi

22.11.2022

Неблокирующее или блокирующее назначение для буфера?

Я пытаюсь реализовать небольшой строчный буфер в Verilog. Я помещаю данные с одного конца и читаю с другого. wire [29:0] temp_pixel; reg [29:0] temp_buffer[2:0]; Я могу использовать такие операторы блокировки, и они должны работать должным...

5412 просмотров

buffer fpga fifo verilog

04.12.2023

Как оценить FLOP графического процессора от алгоритма портирования FPGA?

У меня есть ряд алгоритмов обработки сигналов, которые в настоящее время реализованы в архитектуре FPGA. Я хотел бы перенести эту обработку на сервер на основе графического процессора, но мне нужно оценить, сколько графических процессоров...

107 просмотров

gpu parallel-processing algorithm fpga

14.02.2024

verilog-назначить оператор reg для выходной переменной, которая не назначается

Я пытаюсь использовать FPGA в качестве регистра сдвига для некоторых светодиодов с ШИМ, но столкнулся с ошибкой при попытке назначить регистр, содержащий сдвинутое значение, выходной переменной. Когда я загружаю его в FPGA (я использую моджо от...

2424 просмотров

fpga assign verilog shift-register

18.05.2024

фреймворк guilliani выполняет функцию перетаскивания

Я работаю над платой Altera DE2-115 cyclone 4 и использую фреймворк под названием "Guilliani", предназначенный для NIOS, проблема в том, что я не могу найти никакой документации, никаких видео, никаких форумов, вообще ничего, даже гугл мне не помог,...

31 просмотров

c++ user-interface fpga nios

28.05.2024

2 комплиментарный ввод и использование библиотеки vhdl для подписанного ввода

Мои входные данные являются комплиментом 2, и я разработал входное число со знаком, а вся операция использует число со знаком, библиотеку, которую я использовал ieee.numeric_std.all, но когда я делаю «+», возникает ошибка «найдены определения» 0...

378 просмотров

xilinx fpga vhdl

31.05.2024

VHDL 2008 и оператор CASE

У меня есть вопрос об операторе case и VHDL 2008. У меня есть объект, определенный следующим образом: entity multiplier_v2 is generic( WIDTH_WORD : integer := 32; WIDTH_RSA : integer := 2048; LENGTH_ADDRESS : integer...

1054 просмотров

fpga hardware vhdl

02.12.2022

Нацеливание срезов DSP на FPGA из кода HDL для умножения

Я реализую TxRx на чипе Zynq. Мой дизайн работает, но я хотел бы сделать его оптимизацию. Судя по отчету, мои слайсы DSP не используются. Я хотел бы выполнять операции умножения на срезах DSP. Я только начинаю с FPGA. Существуют ли какие-либо...

1191 просмотров

fpga verilog hdl

28.01.2024

Как правильно считывать ДНК устройства с ПЛИС Xilinx с помощью пакетных команд Impact?

Я пытаюсь прочитать 57-битную ДНК устройства Xilinx Spartan 3AN FPGA, используя пакетную командную оболочку Impact (ISE v14.6) и используя следующий вызов командной строки: impact -batch file.txt Содержимое файла .txt: setMode -bscan...

1249 просмотров

xilinx fpga xilinx-ise spartan

19.04.2024

Испытательный стенд приемника UART

Я новичок в VHDL и пытаюсь проверить, как работает приемник UART. Я синтезировал приведенный ниже код (процитированный из книги), и это нормально, но если нужно больше, дайте мне знать :). Частота моей платы составляет 100 МГц, а данные, которые я...

2295 просмотров

fpga vhdl

23.03.2024

Модуль SPI с SCK такой же, как часы модуля SPI - VHDL

Поскольку я вижу только модули SPI, которые имеют входные часы 2xSCK, я хочу спросить, возможно ли реализовать модуль SPI, который имеет SCK той же частоты, что и модуль SPI.

216 просмотров

spi fpga vhdl

12.02.2024

Чтение файла в ПЛИС

Прежде чем я начну, пожалуйста, имейте в виду, что я совершенно новичок в материалах FPGA. Мне было интересно, можно ли хранить файл (*.txt или *.csv) в FPGA и читать его построчно (т.е. файловые операции ввода-вывода). Пожалуйста, дайте мне знать....

2829 просмотров