Я узнал, что сигнал меняется не сразу при встрече с выражением, а когда процесс заканчивается. В этом примере здесь: ... signal x,y,z : bit; ... process (y) begin x<=y; z<=not x; end process; Пример говорит следующее: Если...

Я пытаюсь сделать симуляцию уровня после ворот для конвейерного процессора. У меня есть список соединений в формате vhdl, и теперь мне нужно снова смоделировать его, чтобы убедиться, что функциональность работает сразу после синтеза. Проблема в том,...

Я моделирую LEON3 с помощью modelsim. После make vsim я получаю do-файл, который использую для вызова modelim. Это дает мне предупреждающее сообщение, и я не знаю, актуально ли это сообщение сейчас. На самом деле я не знаю, что это значит. #...

Я отредактировал этот поток, чтобы обновить весь мой новый проект и сделать его более читабельным: --Propagate & generate team-- LIBRARY ieee; USE ieee.std_logic_1164.all; USE ieee.numeric_std.all; ENTITY PG_team_1bit IS PORT(a, b:IN...

Я новичок в Verilog. Мне поручили написать 4-битный CLA с использованием примитивов pmos и nmos. Я нашел веб-сайт со схемой: Design of VLSI Systems CLA находится на уровне 6.5.3. Я использую статическую реализацию. Начав со схемы для провода...

Я студент с заданием построить и протестировать полный сумматор с использованием VHDL для использования в будущем задании. Несколько дней назад он работал отлично, однако сегодня я снова попытался смоделировать (на другом компьютере), и все мои входы...

Я использую моделирование командной строки Modelsim и создаю WLF для всех сигналов. Язык - VHDL. Проблема в том, что у меня много сигналов, определенных в пакете VHDL, но эти сигналы недоступны в WLF после завершения моделирования. Можно ли...

Я пытаюсь добавить файлы в новый проект Verilog, используя Model Sim. Когда я создаю новый проект, я не вижу возможности добавления файлов в проект. В интерфейсе проекта, когда я выбираю «Добавить новые файлы в проект», я не вижу никаких...

Я запускаю Modelsim для долгой симуляции. Я хочу, чтобы мой отчет о проделанной работе был зарегистрирован в файле следующим образом: Mon Oct 29 21:05:57 IRST 2018 Section 1 Mon Oct 29 21:05:57 IRST 2018 Section 2 Mon Oct 29 21:05:57 IRST...

Это мой первый опыт написания кода на Verilog, а также мой первый запрос на StackExchange! Пожалуйста, извините меня заранее за любой этикет, который я не использую в этом посте. Я пробирался через некоторые подобные вопросы, уже размещенные...

Я пишу код VHDL для моделирования мультиплексора 8x1, где каждый вход имеет ширину 32 бита. Итак, я создал массив для моделирования MUX, но теперь я застрял на испытательном стенде, он стал таким сложным. Вот мой исходный файл (я уверен, что в нем...

Мне поручено построить ALU. Однако я не должен понимать, как должен работать тестовый стенд. Я отлично запускал другие простые тестовые стенды. код компилируется (используя quartus) сделал текстовый файл и превратил его в файл test.tv открыл...